Architect Labs 两周从零造出一颗可量产的 AI 芯片，全程只靠 AI
AI 系统生成了 RTL、固件和全部验证，规格书以下没有人类工程师参与
帕洛阿托创业公司 Architect Labs 的一套 AI 系统，从一份人写的规格书出发，在不到两周内设计、验证、编程并部署了一颗可量产级别的 AI 加速器 —— 随后又用跑在这颗加速器上的语言模型，为它的下一代找出了时序改进和内核优化。这颗名为 Redwood 的加速器，目前正在一块 AMD Versal FPGA 上实时跑 Qwen3-0.6B 推理。完整技术论文于 8 月 26 日提交至 arXiv，Architect Labs 于 8 月 27 日公开宣布。
两位人类架构师只贡献了一份高层规格书。从那份文档出发，公司的 Architect Labs Platform 自主生成了性能模型、RTL 设计、UVM 验证环境、形式化证明、固件、驱动和自定义计算内核 —— 芯片运转所需的每一件产物。规格书层级之下没有任何人类工程师介入。RTL 第一次被载入 FPGA 时，零 bug。整颗 SoC 的每个模块都达到了 95% 的代码覆盖率与功能覆盖率。
这件事的分量不只在于「一颗芯片被很快造出来了」，而在于 Architect Labs 声称它把从软件到硅的那整条栈 —— 那个耗时数年、需要大量团队、按顺序层层冻结的、定义了半导体开发方式的流程 —— 坍缩成了一个单一的优化循环，只要规格书一变，它就能在 48 小时内从头重跑一遍。
Redwood 跨过的那道「仿真到硅」的鸿沟
此前那些 AI 辅助芯片设计的演示，都局限在玩具级电路上：小型 RISC-V 核、窄位宽算术数据通路，或者在人类主导的流程里给某个单步加个 AI 加速。没有一个是在物理硬件上、一边跑着现代的数十亿参数语言模型一边被验证过的。研究智能体式电子设计自动化（EDA）的学术圈给这个问题起了个名字：仿真到硅的鸿沟。一份2024 年关于智能体式 EDA 的综述明确把它指认为这个领域最核心的批评 —— 仿真结果和通过了功能验证的 RTL 都是真的，但不够。硬件才是最后那道约束，而硬件一直没被演示过。
AI 进入芯片设计的历史值得一提。DeepMind 的 AlphaChip演示了用强化学习做芯片布局规划 —— 在既有设计内优化功能模块的物理摆放 —— 并在 Google 内部达到了生产部署。那是一个有分量的成果，但布局只是一个横跨架构定义、RTL 编码、功能验证、综合、物理设计、时序收敛和后端签核的流程中的一步。这些步骤通常各自需要独立的专业工程团队。AlphaChip 自动化了其中一步。EDA 行业过去几年的回应 —— Cadence、新思、西门子都在自家既有平台上加 AI 智能体 —— 基本沿用同一套模式：在一条本质上仍然顺序、仍然由人编排的流程里，把单个步骤跑快些。
Redwood 的主张在种类上就不同。Architect Labs 不是在加速既有流程里的步骤，而是用一个「从共同规格书并行生成全部步骤」的单一优化循环，把流程本身替换掉。这个区分能不能经受住一次完整 ASIC 流片的检验 —— 也就是真实制造出来的硅所带来的物理设计复杂度 —— 仍是这家公司打算回答的那个未决问题。
Redwood 跨过了 FPGA 这条硬件线，但只跨过一部分。它跑在一块 AMD Versal VPK180 FPGA 上，主频 250 MHz —— 不是制造出来的硅 —— 端到端跑 Qwen3-0.6B 时平均每秒 12.1 个 token，这个数字已包含从主机处理器传入提示词和逐 token 流式返回。公司在今年夏天于加州长滩举行的设计自动化大会上现场演示了这套系统，是极少数展出「AI 设计的加速器在物理硬件上执行模型推理」的参展方之一。
在台积电流片的计划已经有了，但还没发生。所有与英伟达 Jetson Orin Nano（三星 8 纳米级制程）的对比，都是从实测的 FPGA 数据加上一套等效门面积方法推算出来的架构预测 —— 不是实测的硅结果。Architect Labs 在其技术论文中对此是透明的，写道「真实的硅才是最终的地面真值」。从 FPGA 演示到 ASIC 流片之间的这道缺口，仍是核心的未决问题。
Architect Labs Platform 是怎么从一份规格书生成硬件的
传统芯片设计是被「冻结」支配的。架构团队定义系统，冻结，交给微架构团队。那个团队冻结，交给 RTL 设计。RTL 交给验证。验证交给物理设计。每一次交接之后，上游的改动都变得越来越贵，最终变得不切实际。这条顺序流水线在大型半导体公司强制出大约 9 到 12 个月的世代节奏，而从设计到硅的整个过程要跨一到两年。
Architect Labs 取消了「冻结」这个概念。它的平台 —— ALP —— 把一份人写的规格书当作唯一真值来源，所有产物都从它并行生成。当架构师调整规格书时，ALP 会自动重新生成 RTL、重跑形式化验证、重建固件、重新优化内核调度、重新验证覆盖率。Architect Labs 表示，Redwood 项目期间的每一次架构迭代，都在 48 小时内完成了完整的重新生成、重新验证并重新部署到 FPGA。
ALP 内部的验证过程，与今天大多数「AI 做验证」工具的做法有实质区别。标准的 AI 辅助验证仍把人类设计验证工程师放在中心，用 AI 来加速测试用例生成和测试平台搭建 —— 这套工作流仍然需要大量人力，也没有实质缩短端到端周期。而在 ALP 的做法里，Redwood 的每一个测试平台、测试用例、形式化产物和仿真，都是用 AI 与基于编译器的方法从规格书自动生成的，没有人类 DV 参与。公司自建了专有的形式化引擎，直接从人写的规格书生成各个验证环境的若干部分，然后自己度量并优化自己的覆盖率标准。
Redwood 项目期间，这套 AI 系统的单日合并提交峰值是 115 次。一个定制的 FPGA 仿真环境把对那块物理板卡的访问在数百个并发智能体之间复用，把单次优化运行从 15 小时压到了大约 15 到 30 分钟。
这条时间线所隐含的经济账很关键。一个 Redwood 这种复杂度的传统 ASIC 设计项目 —— 一颗带完整 RTL、形式化验证、固件和自定义内核的量产 SoC —— 通常要投入 10 到 30 名工程师，横跨硬件设计、设计验证、固件和物理设计，干上 12 到 18 个月。按当前美国资深芯片设计师的工程人力费率算，那意味着在第一片晶圆被加工之前就已经是数千万美元。Architect Labs 用两位人类架构师、三周时间完成了等量的工作。如果这套做法能规模化，定制硅的成本模型会发生结构性而非增量式的改变。这也是这家公司那些财富 500 强合作背后的根本逻辑 —— 以前需要一支专门的内部芯片团队、或者一家昂贵的 ASIC 设计服务公司才能拿到的定制硅，原则上可以从一份规格书出发、在几周内委托做出来，而不是从一个跨年的开发项目里推导出来。
Redwood 的 tile 架构，以及它撞上的那堵内存墙
Redwood 是一款基于 tile 的空间数据流加速器。它的计算织物是一张 N×M 的同构 tile 网格，每个 tile 配一组边缘 DMA 引擎，并通过一个自研的、基于信用的片上网络相连，该网络支持广播、组播和逐链路流控。AXI4 内存接口被限制在模块化的 DMA 引擎里，这意味着 Redwood 可以被集成进更大的 SoC，可以在不改动计算织物的前提下改接 CHI 或 ACE 协议，也可以作为独立的 chiplet 封装。
每个 tile 分为控制前端和计算后端。前端跑一个基于 RISC-V 的 tile 控制核，运行在较慢的时钟域，并且可以在内核执行期间完全下电 —— 这个设计选择支持激进的功耗门控。后端包含矩阵引擎和向量引擎：前者提供由 INT8 乘累加单元阵列构成的脉动 GEMM 与 GEMV 数据通路；后者处理 SIMD 运算、转置，以及包括 softmax 在内的浮点激活。每个 tile 通过一条高带宽总线，在这些单元之间共享一块 512KB 的本地便签内存。
在部署到 FPGA 上的 Redwood Nano 配置 —— 一个 2×2 的 tile 阵列 —— 中，矩阵引擎包含四个 tile，每个 64 条 INT8 乘累加通道。在 250 MHz 下，这带来每秒 1280 亿次的峰值广义矩阵-向量乘法运算率。512 位的 SIMD 数据通路每周期处理 32 个 BF16 或 16 个 INT32 操作数。有一处显著的软硬件协同设计选择：Redwood 用现有的 SIMD 资源来实现FlashAttention-4里的 softmax 算法，而不是为它专门划一块硬件。在一颗面积有限的芯片上，把单元复用于一个原本很吃面积的运算，是一个有分量的取舍 —— 而这正是固件与 RTL 被同时设计时才可能出现的那类优化。
论文里的 roofline 分析很能说明性能到底卡在哪。在这套硬件上跑 Qwen3-0.6B 时，每个 token 的内存服务时间是算术服务时间的 3.6 倍。解码强烈地受限于内存供给。这套 FPGA 配置在 250 MHz 下通过四条 128 位 AXI4 流、使用 LPDDR4，达到 16 GB/s 的外部内存带宽。而英伟达 Jetson Orin Nano 用的是 68 GB/s 的 LPDDR5 —— 四倍多的带宽。这个差距解释了 Redwood Nano 的理论架构上限每秒 21.73 个 token 与实测平均每秒 12.1 个 token 之间的落差。这道内存带宽差距是 FPGA 约束的后果，不是加速器算术设计的问题。在内存带宽追平或超过 Jetson 基线的预计 ASIC 配置里，内存供给这个瓶颈会相应松开。
递归自我改进抵达了物理硬件
这篇Redwood 论文里最重要的结果，既不是相对 Jetson 预计 3.4 倍的每瓦性能优势，也不是两周的设计周期，而是第三周发生的事。
在 Qwen3-0.6B 已经跑在 Redwood Nano 上之后，Architect Labs 把这个模型作为 API 端点暴露给了它自己的 AI 系统 —— 也就是设计出这颗加速器的那套系统。通过反复采样，跑在 Redwood 上的语言模型以基本为零的推理成本，为它自己的若干运算找出了时序改进和内核优化。模型改进了它正跑在其上的那块硬件。
论文把这称作「递归自我改进最早的演示之一」：一套 AI 系统设计出一颗 AI 加速器，在上面部署一个语言模型，再用那个模型去改进加速器的下一代。I. J. Good 在 1965 年提出的那个设想 —— 一台能设计出更好机器的机器 —— 历史上描述的一直是软件智能。而在这里，这个循环延伸到了硅。
这个机制值得准确描述。Architect Labs 把正在运行的 Qwen3-0.6B 模型作为一个 API 推理端点，接到产出这颗芯片设计的同一套 AI 系统上。通过反复采样 —— 请模型对自己的时序行为和内核执行做推理 —— 模型给出了针对自己若干运算的优化建议。关键在于，论文说这发生在「接近零的推理成本」下，也就是说这个优化过程不需要额外的训练运行或大规模算力；已部署模型的标准推理能力，就足以在「它的负载如何映射到加速器的内核调度器和内存时序」这件事上找出改进。随后 AI 系统实现了这些改进、验证了它们，并在标准的 48 小时迭代周期内重新部署到 FPGA。
保留意见在于规模。Qwen3-0.6B 是一个 6 亿参数的模型 —— 能跟上细致的推理任务，但不是一个前沿能力的系统。它找到的那些优化是时序改进和内核调度调整 —— 真实且有价值，但受限于「一个 6 亿参数模型在获得对自身硬件底座的运行可见性之后，能推理到什么程度」。有能力做复杂硬件设计推理的模型（目前需要数据中心级硬件才跑得动）与小到能部署在专用边缘加速器上的模型之间，差距仍然显著；论文里有一张图正是画出了「有能力设计前沿硬件的 AI 系统」与「真正能部署在那种硬件上的 AI 模型」之间的这种错配。弥合这道差距 —— 或是把加速器扩展到更大的模型，或是提升推理模型自身的硬件推理能力 —— 正是 Architect Labs 所描述的前进路线。
在一条异步的时间线上，与一个顺序化的行业竞争
Architect Labs 所处的竞争空间里，既有正在往产品里加 AI 能力的老牌 EDA 厂商，也有专做 AI-for-EDA 的创业公司。这个区分比乍看之下更要紧。
Cadence 的 ChipStack 把自己定位为「面向 SoC 设计的智能体式 AI」。西门子 EDA 在今年的设计自动化大会上宣布扩大其与英伟达的战略合作，在其 Fuse EDA AI 平台内构建可自我验证的智能体式 AI 工作流。Cognichip 声称在 RTL 生成、验证、调试和探索上带来 10 倍的生产力提升。据 Architect Labs 的技术论文，ChipAgents 已披露与包括 Ambiq 和 Whalechip 在内的芯片公司的部署。
所有这些做法 —— 包括老牌厂商的集成 —— 都是在既有的顺序芯片设计流程之内加 AI。它们加速的是单个步骤：布局优化、测试用例生成、RTL 调试、lint 检查。而团队之间的顺序交接、以及那些定义了 18 个月世代节奏的架构冻结点，在结构上原封不动。
Architect Labs 的论点是，任务级的加速并没有实质缩短端到端的 ASIC 开发时间，并引用了2024 年 Wilson Research Group 与西门子 EDA 的功能验证趋势报告：该报告发现只有 14% 的 IC/ASIC 项目实现首硅成功 —— 二十年来的最低值 —— 同时 75% 的芯片项目进度落后。如果单靠 AI 的任务加速真能起作用，这些数字应该在改善。它们没有。
这家公司的替代方案是正交的：不是加速那条顺序结构，而是取消它。从一份规格书出发，平台在硬件与软件上同时、并行地探索架构设计空间。当规格书变化时，每一件产物都是重新生成，而不是打补丁。从设计到硬件的迭代周期压缩到 48 小时。随着可用算力扩大，系统能探索的微架构搜索空间也随之扩张 —— 潜在地超出任何人类团队能枚举的范围。在论文记录的那次 SIMD 引擎探索中，AI 系统在一次持续数天的搜索里找到了控制通路和状态机根本不同的候选架构，而不只是位宽调整；同样的空间，一支人类团队要覆盖需要数月。
该公司称已经在与财富 500 强伙伴应用这套做法，把传统上要跑数月的项目压缩到数周 —— 这是它公开作出的说法，但没有披露任何具名客户。
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预计性能，以及仍未被验证的部分
Architect Labs 用两套方法，推算 Redwood 在与 Jetson Orin Nano 相当的三星 8 纳米级制程上的表现。性能预测由 FPGA 的 roofline 分析推导而来，按 1 GHz 逻辑时钟和追平 Jetson LPDDR5 配置的内存带宽做缩放。面积预测采用自下而上的等效门方法：200 万个组合逻辑单元和 50 万个时序寄存器，按平均相对门尺寸加权，再加 15% 的可测性设计逻辑开销、70% 的布局利用率，以及 20% 的时钟树综合结构面积开销 —— 得出 NPU 模块面积约 2.88 平方毫米。功耗预测在三星 8 纳米、1 GHz、0.75V 标称核心电压下，用标准的行业建模把动态和静态部分分开算。
这些推算得出的 ASIC 预计性能是 1.335 瓦下每秒 49 个 token，对照 Jetson 实测基线的 2.59 瓦下每秒 28 个 token —— 吞吐提升 1.75 倍、功耗降低 1.9 倍，合起来是 3.4 倍的每瓦性能增益。
这些数字不是硅的实测值。ASIC 对比里的每一个数字，都是由 FPGA 实测校准出来的模型输出，而不是从一颗制造出来的芯片上量到的。Roofline 模型在分析上是严谨的工具，但它假设理想条件 —— 带宽被完全利用、没有同步开销、没有工艺偏差。等效门面积方法是标准做法，但它不计入内存布局效应、供电网络开销，也不计入那些会影响实际裸片尺寸的良率难题。公司明确承认「真实的硅才是最终的地面真值」，并宣布了完整 GDSII 和台积电流片的计划，但没有披露时间表。
最重要的那道验证缺口就是 ASIC 流片。如果 Redwood 在硅上兑现了它的预测 —— 哪怕只兑现有意义的一部分 —— 对定制 AI 硅的经济学影响都会是实质性的。一颗 2.88 平方毫米、吞吐和功耗都有竞争力的边缘 AI 加速器，由两名工程师从一份规格书出发在两周内做出来，相对传统那种 18 到 24 个月、数百名工程师、数亿美元的设计周期，代表的是一种根本不同的成本结构。
从无晶圆厂到无设计团队：那个结构性主张
Architect Labs 的 CEO Ebrahim Hussain 用一个类比来定位公司的长期位置：1980 年代的无晶圆厂半导体产业。当台积电和其他代工厂让「任何拿得出芯片设计的人」都能用上世界一流的制造，那些对拥有制造设备毫无兴趣的公司 —— 英伟达、博通、苹果的芯片团队 —— 就可以只凭设计能力建起硅生意。制造这道门槛倒了，一个新的竞争层级由此诞生。
Hussain 把 Architect Labs 描述为「在开创无设计团队的半导体产业」。在这个模式里，一个机构带来的是一份负载 —— 一个目标 AI 模型、一套机器人系统、一个具体的边缘推理应用 —— 拿回的是一颗与该负载协同设计的芯片，就像一家无晶圆厂公司把设计交给台积电、拿回晶圆一样。此前构成门槛的芯片设计团队，变成了一份规格书。
该公司于 2026 年 6 月带着一轮2400 万美元的种子融资走出隐身状态，由 Kindred Ventures 领投，TQ Ventures、Race Capital 和 Together Fund 参与。个人投资者包括当时任 Google DeepMind 首席科学家、此后已离职并联合创办 Discovery Loop 的 Jeff Dean，以及 Perplexity CEO Aravind Srinivas 和来自英伟达、Google、OpenAI 的半导体与 AI 高管。Kindred Ventures 创始人 Steve Jang 进入了公司董事会。
这笔投资押的是：定制硅的约束会从制造可得性 —— 那个问题台积电基本解决了 —— 转移到设计可得性，而后者仍然又贵又慢。如果 ALP 能可靠地压缩设计项目，并达到硅所要求的验证标准，那么可寻址市场就是「任何能从专用硬件中获益、却养不起一支传统芯片设计队伍」的机构。这包括在造物理 AI 系统的机器人公司、寻求边缘优化部署的 AI 推理服务商、跑专有模型负载的企业运营方，以及需要来源可控硅的国防项目。
这个平台能不能从一颗 6 亿参数的边缘推理加速器，扩展到一颗最先进数据中心芯片的复杂度 —— 数十亿晶体管、异构集成、先进节点的物理效应、共封装光学 —— 是下一代 Redwood 开发要检验的工程难题。如果这个主张在规模上成立，当前这次演示所建立的递归自我改进循环，会给 Architect Labs 一个复利式的优势：更好的 AI 模型跑在那些模型自己参与设计的硬件上，产出更好的硬件，去支撑更强的模型。
如果从代工厂回来的硅确实达到了预测，那么对传统 EDA 和 ASIC 设计服务行业来说，问题就不再是「AI 能不能实质加速芯片设计」，而是「传统设计周期能不能在一个把它整个替换掉的竞争者面前活下来」。